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3DIC技术:缩小传感器IC新方案

放大字体  缩小字体 发布日期:2017-02-14  来源:新电子  浏览次数:16
       系统工程师在开发复杂的电子产品,例如传感器和传感器接口应用时,他们所面临的重大挑战为更小的外形尺寸、杰出的功能、更佳的效能及更低的物料列表成本(BoM)。设计者可以采用具有较高整合密度的较小制程节点来缩减晶方尺寸,同时也能使用先进的封装技术来实现系统小型化。

       3DIC成为缩小传感器IC新解方案

       3D IC产业链依制程可概略区分成3大技术主轴,分别是前段(Front-end)、中段(Middle-end)及后段(Backend)。前段制程涵盖芯片前段CMOS制程、晶圆穿孔、绝缘层(Isolation)、铜或钨电镀(Plating),由晶圆厂负责。为了日后芯片堆叠需求,TSV芯片必须经过晶圆研磨薄化(Wafer Thinning)、布线(RDL)、晶圆凸块等制程,称之为中段,可由晶圆厂或封测厂负责。

       后段则是封装测试制程,包括晶圆切割、芯片堆叠、覆晶、覆晶强化(Underfill)、高分子封模(Molding)、雷射印码等。 在芯片堆叠技术中,有晶圆-晶圆堆叠(Wafer-to-Wafer Stacking)、芯片-晶圆堆叠(Die-to-Wafer Stacking)、芯片-芯片堆叠(Die-to-Die Stacking)等3种。透过薄化TSV芯片堆叠将可充分利用厚度方向优势,实现高传输速度、芯片级微型化封装,满足可携式电子产品轻、薄趋势。

       对于更高系统整合度的需求持续增加,这不只促使传统的组装服务供货商,也推动半导体公司开发更创新和更先进的封装技术。 最具前景且最具挑战性的技术之一就是采用硅通孔(TSV)的三维积体(3DIC)。 3DIC技术现在已被广泛用于数字IC(例如,内存IC、影像传感器和其他组件的堆栈)中,其设计和制造方法已经在数字世界中获得成功证明。 接下来,设计者要如何将3DIC技术成功导入以模拟和混合讯号为主的的传感器IC中?

       在今日,走在前面的模拟和混合讯号IC开发商已开始意识到采用模拟3DIC设计的确能带来实质好处。 智能传感器和传感器接口产品锁定工业4.0、智能城市或物联网(IoT)中的各种应用。 在各种芯片堆栈技术中,TSV和背面重新布局层(BRDL)可用来替代传统金线接合,此技术的用处极大。

       3D积体技术,特别是来自领导晶圆代工业者的特殊模拟TSV技术,在结合正面或背面重新布局层(RDL)后,由于互连更短且能实现更高的整合度,因此能以更小的占板面积提供更多功能。 特别是小尺寸的TSV封装技术(总高度在0.32mm范围内)能解决智能手表或智能眼镜等穿戴式装置的的小尺寸需求。

       在不同的芯片或技术组合中,TSV技术还能提供更高水平的灵活度,例如采用45奈米制程的数字芯片中的芯片至芯片堆栈,以及在模拟晶圆(例如180nm)中,微机电(MEMS)组件或光传感器和光电二极管数组的堆栈,这只是其中的几个例子。

       模拟3DIC技术通常是透过建造芯片正面到IC背面的电气连接来实现传感器应用。 在许多传感器应用,例如光学、化学、气体或压力传感器中,感测区域是位在CMOS侧(晶圆的顶端)。 芯片和导线架之间最常用的连接是打线接合(Wire bonding)(图1)。 无论是使用塑料封装,或是将裸片直接接合在印刷电路(PCB)或软性电路板上,对于某些会将感测区域暴露出来的应用而言,打线接合并非理想的解决方案。 采用专业晶圆代工业者的专有TSV技术,可以利用TSV、背面RDL和芯片级封装(WLCSP)(图2)来替代打线。
图1 采用标准打线接合的传感器芯片图2 采用TSV背面连接的传感器芯片

       打造新3D应用/替换晶圆接垫新一代硅通孔技术妙用多

       类似于半导体技术,新的制程技术是透过使用更小的几何形状和设计规则(摩尔定律)提供更高的效能和更高的积体密度,下一世代的TSV技术将优于当前可用的3DIC技术。 一些专业晶圆代工业者正在开发下一世代TSV技术,其直径(约40μm)将大幅缩小,因此能提供更小的间距和更高的密度,同时提供相同或甚至更好的模拟效能。 这种下一代TSV技术是新3D应用的基础,晶圆代工业者正在开发提供全新服务,像是所谓的「第三方晶圆上的接垫置换(Pad Replacement on 3rd Party Wafer)」或「主动3D中介层(Active 3D Interposer)」等。

       另外,直径和间距更为缩减的下一世代TSV技术,将能够透过结合背面RDL和晶圆级芯片尺寸封装(WLCSP的)TSV,也就是所谓的3D-WLCSP来替换任何已经处理和完成的晶圆的接垫(Pad)。 即使在制造过程完成后,客户也能够灵活地决定产品是否应在正面进行打线接合,或者在背面使用WLCSP技术进行凸块封装。 这种新技术概念允许在任何芯片,甚至是在第三方芯片上处理TSV,做为后处理步骤之一(后钻孔概念)。 在TSV开发方式中,其直径和最小间距能极佳地匹配第三方芯片所采用制程的接垫需求(图3)。
图3 打线接合将被TSV与WLCSP(= 3D-WLCSP)的组合所取代

       硅中介层为3DIC创新技术

       3DIC技术的另一个变化和极为创新的发展,是硅中介层架构(Silicon interposer architecture)。 所谓的被动3D硅中介层是用来产生一个从芯片的顶端到底部的简单电气连接。 所谓的主动3D硅中介层能支持实现完整CMOS设计所需制程技术的所有被动和主动组件。

       晶圆代工领导厂商提供3D中介层技术,这些技术通常是基于0.18μm模拟专业制程,具有各种制程模块,例如金属绝缘层金属电容(MIM cap)、高阻值多晶硅电阻(Poly resistor)、最多六个金属层、厚顶金属电感(Thick top metal)等,还有更多。 主动中介层具有正面和背面接垫,前侧接垫可用于组装/堆栈任何种类的晶方,例如传感器或MEMS组件,背面接垫则主要用于电路板层级的整合(图4)。 提供各种尺寸闸球和间距的WLCSP技术是由晶圆厂提供的额外服务。 另一个选择是,背面的接垫可以用于将更远的芯片附着于底部。
图4 接合在主动3D硅中介层顶部的第三方芯片

       设计套件整合加速开发时程

       领先的模拟晶圆代工业者确实为IC开发提供了设计环境。 理想而言,一些极少的产业基准制程开发工具包(PDK)确实能提供创建复杂的混合讯号设计所需的全部建构区块,而这些设计是基于专业晶圆代工业者的先进晶圆制程技术,并且适用于所有主要的先进CAD环境。

       透过些微的修改,已经建立了3D积体参考设计流程,这让设计者得以对3D积体IC系统进行全部功能和物理的验证。 PDK有助于针对裸片尺寸、效能、良率和更短的上市时间实现更有效的设计,并为产品开发人员提供一个「首次就正确」设计的可靠途径。

       改善尺寸/降低物料成本 3DIC技术发展潜力佳

       3DIC技术广泛用于内存IC、影像传感器及其他组件的堆栈,并且已经在数字世界成功获得证明。 在模拟和混合讯号主导的应用中,为客户提供先进的3DIC技术,这是晶圆代工业者所面临的主要挑战。

       藉由缩小TSV直径、减少TSV间距,并与晶圆级芯片尺寸技术结合,3D系统架构得以能够取代传统2D系统级封装解决方案。 3DIC概念,例如接垫替代技术或主动中介层将大幅改善系统的外形尺寸、提高效能,并有助降低物料列表成本,这是物联网领域中所有行动设备、穿戴式装置或智能传感器装置的关键所在。 
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